V posledních letech se díky rychlému rozvoji počítačů, digitálních sítí a televizních technologií stále zvyšuje poptávka lidí po vysoce kvalitním televizním obrazu a rozhlasový a televizní průmysl mé země prošel rychlým rozvojem a rychlým rozvojem. Satelitní digitální televizní vysílání, které bylo spuštěno před čtyřmi lety, nyní vytvořilo značné měřítko. Digitální nahrávání videa, digitální speciální efekty, nelineární editační systémy, virtuální studia, zařízení pro digitální vysílání, síťová pole pevných disků a robotické digitální přehrávací systémy postupně vstoupily do CCTV a provinčních a obecních televizních stanic. Standardní digitální televize s vysokým rozlišením SDTV/HDTV byla uvedena jako hlavní národní projekt průmyslového vědeckého výzkumu a pilotní vysílání bylo provedeno na centrální rozhlasové a televizní věži. V současné době se intenzivně propaguje produkce digitálních televizních programů v mé zemi a pozemní vysílání digitální televize a „jedenáctý pětiletý plán“ bude přípravným obdobím pro celkový posun digitální televize v mé zemi a důležitou fází přechodu vysílacího a televizního systému z analogového na digitální.
Tento design je navržen tak, aby se vyrovnal s tímto trendem a uspokojil obrovskou tržní poptávku po vícekanálových zařízeních pro optický přenos digitálního videosignálu ASI/SDI. Jedná se o zařízení s optickým přenosem, které využívá technologii multiplexování s časovým dělením k současnému přenosu dvou digitálních video signálů ASI/SDI v optickém vlákně. Tento design může v budoucnu položit pevný základ pro vývoj více vysokorychlostních zařízení pro optický přenos asynchronního digitálního signálu.
1. Plán implementace systému
Sériový signál ASI/SDI je přetvořen vyrovnávacím obvodem a převeden na sadu diferenciálních signálů; poté jsou hodiny v signálu extrahovány obvodem obnovy hodin pro použití v dalším dekódování a synchronizaci signálu; po průchodu dekódovacím obvodem je sériový vysokorychlostní signál transformován na paralelní nízkootáčkový signál, aby se připravil na další proces elektrického multiplexování; konečně je asynchronní signál synchronizován s místními elektrickými multiplexovacími hodinami prostřednictvím úpravy obvodu FIFO, čímž je realizováno místní elektrické multiplexování; Poté je přenášen na přijímací konec prostřednictvím elektrické/optické konverze optického modulu. Po přijetí signálu prochází přijímací konec řadou obvodů inverzního převodu, aby obnovil původní sériový signál ASI/SDI a dokončil celý přenosový proces.
V tomto návrhu je technologie elektrického multiplexování signálů ASI/SDI klíčem k celému technickému propojení. Protože rychlost signálu ASI/SDI požadovaná pro multiplexování výkonu v projektu je velmi vysoká, standardní rychlost dosahuje 270 Mbit/s a nejedná se o homologní multiplexování signálu, je obtížné a neekonomické přímo multiplexovat signál a je třeba nejprve obnovit. Hodiny každého signálu převádějí vysokorychlostní sériový signál na nízkorychlostní paralelní signál a poté upravují taktovací frekvenci každého signálu v obvodu čipu FIFO, aby se dosáhlo synchronizace s místními hodinami, a poté multiplexuje dva elektrické signály prostřednictvím programovatelný čip, a poté realizovat multiplexní přenos s časovým dělením. Teprve po této sérii postupů zpracování signálu může být na přijímacím konci realizován hladký proces demultiplexování, což je také hlavní technický bod návrhu.
Problémem je navíc také zamykání elektrického multiplexu. Čím více signálních kanálů, tím vyšší rychlost, tím obtížnější je uzamčení a vyšší technické požadavky na rozložení desky plošných spojů. Tento problém lze velmi dobře vyřešit různými způsoby, jako je rozumné umístění různých komponent a vědecké filtrování nepořádku.
2. Hardwarový obvod
V tomto designu je hlavním využitím nejnovější výkonný a stabilní digitální video čipset od National Semiconductor. Dekódovací a sériový/paralelní převodní čip je CLC011; kódovací a paralelní/sériový převodní čip je CLC020; čip pro obnovu hodin je LMH0046; adaptivní vyrovnávací čip kabelu je CLC014; čip CPLD je LC4256V od LATTICE; čip FIFO je IDT72V2105 od IDT.
Vyrovnávací část procesu zpracování obvodu je znázorněna na obrázku 2. Z obrázku 2 je patrné, že jednorázový vstupní sériový signál ASI/SDI je po průchodu vyrovnávacím obvodem přetvořen a převeden na sadu diferenciálních signálů, která je připraven pro následný proces obnovy hodin. Po průchodu vyrovnávacím obvodem se kvalita signálu výrazně zlepší a průběhy vstupního a výstupního signálu se porovnají, jak ukazuje obrázek 3.
Obrázek 2 Vyvažování části procesu zpracování obvodu
Obrázek 3 Porovnání tvaru vlny ekvalizačního obvodu
Část obnovy procesu zpracování obvodu je znázorněna na obrázku 4. Z obrázku 4 je patrné, že pracovní režim čipu je správně nastaven, pro použití čipu pro obnovu hodin jsou lokálně k dispozici 27M hodiny, vyvážený vysoký -diferenční signál rychlosti je vložen do čipu a sériový signál je obnoven po zpracování čipu Hodinový signál v něm používá následující dekódovací část obvodu. Čip zároveň může podporovat obnovu hodin pro signály s vysokým rozlišením.
Obrázek 4 Část obnovy hodin procesu zpracování obvodu
Proces dekódování části obvodu je znázorněn na obrázku 5. Z obrázku 5 je vidět, že sériové hodiny a sériová data obnovená čipem obnovy hodin jsou vstupem do dekódovacího čipu, po sériové/paralelní konverzi, 10bitové paralelní data a 27M paralelní hodiny jsou výstupem pro přípravu hodin pro následující obvod FIFO Upravte použití. Časový diagram signálů v každém pracovním režimu je znázorněn na obr.
Obrázek 5 Dekódovací část procesu zpracování obvodu
Obrázek 6 Diagram časování signálu pro každý režim
Část FIFO procesu zpracování obvodu je znázorněna na obrázku 7. Čtecí hodiny mezi nimi používají 27M paralelní hodiny obnovené kódovacím obvodem a zapisovací hodiny používají místní 27M hodiny. 10bitový paralelní signál procházející FIFO je synchronizován s místními hodinami úpravou, aby se připravil na následný vstup do CPLD pro elektrické multiplexování. Elektrický multiplexní postup CPLD je následující, mezi nimiž 2BP-S je multiplexní procedura a 2BS-P je demultiplexní procedura.
Obrázek 7 FIFO část procesu zpracování obvodu
Architektura SCHEMATIC 2BP-S je
SIGNÁL gnd: std_logic: = '0';
SIGNÁL vcc: std_logic: = '1';
Signál N_25: std_logic;
Signál N_12: std_logic;
Signál N_13: std_logic;
Signál N_15: std_logic;
Signál N_16: std_logic;
Signál N_17: std_logic;
Signál N_21: std_logic;
Signál N_22: std_logic;
Signál N_23: std_logic;
Signál N_24: std_logic;
Začít
I30: Mapa portu G_D (CLK => N_25, D => N_13, Q => N_22);
I29: Mapa portu G_D (CLK => N_25, D => N_16, Q => N_23);
I34: Mapa portu G_OUTPUT (I => N_22, O => Q0);
I33: Mapa portu G_OUTPUT (I => N_23, O => Q1);
I2: Mapa portu G_INPUT (I => CLK, O => N_25);
I7: Mapa portu G_INPUT (I => A, O => N_12);
I8: Mapa portu G_INPUT (I => LD, O => N_21);
I6: Mapa portu G_INPUT (I => B, O => N_15);
I12: Mapa portu G_2OR (A => N_17, B => N_24, Y => N_16);
I16: Mapa portu G_2AND1 (AN => N_21, B => N_22, Y => N_24);
I21: Mapa přístavu G_2AND (A => N_21, B => N_12, Y => N_13);
I20: Mapa přístavu G_2AND (A => N_21, B => N_15, Y => N_17);
Konec SCHEMATICKÝ;
Architektura SCHEMATIC 2BS-P je
SIGNÁL gnd: std_logic: = '0';
SIGNÁL vcc: std_logic: = '1';
Signál N_5: std_logic;
Signál N_1: std_logic;
Signál N_3: std_logic;
Signál N_4: std_logic;
Začít
I8: Mapa portu G_OUTPUT (I => N_4, O => Q0);
I1: Mapa portu G_OUTPUT (I => N_5, O => Q1);
I2: Mapa portu G_INPUT (I => CLK, O => N_3);
I3: Mapa portu G_INPUT (I => SIN, O => N_1);
I7: Mapa portu G_D (CLK => N_3, D => N_4, Q => N_5);
I4: Mapa portu G_D (CLK => N_3, D => N_1, Q => N_4);
Konec SCHEMATICKÝ;
Kódovací část procesu zpracování obvodu je znázorněna na obrázku 8. Po přijetí dat přijímací optický modul obnoví paralelní data a synchronní hodiny prostřednictvím programu demultiplexování CPLD a poté obnoví původní vysokorychlostní sériový signál přes obvod kódovacího čipu, který je nakonec vysílán přenosovým zařízením poté, co je poháněn čipem ovladače kabelu. Dokončete celý proces převodu. Sekvence signálů části kódovacího obvodu je mezi nimi znázorněna na obrázku 9.
Obrázek 8 Kódová část procesu zpracování obvodu
Obrázek 9 Schéma časování signálu kódovacího obvodu
3. závěrečné poznámky
Konstrukce CPLD asynchronního optického přenosového zařízení s asynchronním signálem ASI/SDI využívá nejnovější technologii elektrického multiplexování/demultiplexování signálu ASI/SDI, která může realizovat multiplexní přenos dvou signálů s časovým dělením, nahrazující předchozí multiplexování s vlnovým dělením -vícekanálový režim asynchronního přenosu signálu na bázi výrazně šetří výrobní náklady a dále zlepšuje konkurenceschopnost produktů na trhu.
Náš další produkt:
