V posledních letech jsou systémy digitálního video sledování široce používány v různých oblastech, jako jsou banky, dálnice a budovy. V digitálních kamerových sledovacích systémech je technologie OSD (On Screen Display) nepostradatelnou součástí. OSD poskytuje uživatelům přátelské rozhraní člověk-stroj, které uživatelům umožňuje získat další doplňující informace.
1. Složení systému
Systém představený v tomto článku je kompletní video monitorovací systém založený na TI DSP TMS320DM6? 3 a FPGA. Podporuje 1 kanál video vstupu a 1 kanál video výstupu a také poskytuje síťové rozhraní.
Video vstup je realizován nákladově efektivním video dekodérem TI TVP5150A. TVP5150A může realizovat kolekci dvou kompozitních video vstupů nebo jednoho S-video video signálu. Registr je konfigurován pomocí I2C a výstupní digitální video signál odpovídá standardu ITU656.
Digitální video signál dekódovaný TVP5150A je přenášen do DSP přes video port 1 DM6? 3, a nezbytné zpracování videa provádí DSP a poté je výstup na vzdálené zařízení prostřednictvím síťového rozhraní. Na druhou stranu po DM6? 3 zpracovává video data přijatá ze sítě, jsou zobrazována a vydávána přes SAA7105 přes video port 2 přes FPGA.
Výstupní část je realizována standardem SAA7105. SAA7105 je vysoce výkonný video kodér společnosti NXP, který může poskytovat kompozitní video výstup, VGA video výstup a HDTV výstup video signálu s vysokým rozlišením. Ovládání SAA7105 je také realizováno prostřednictvím I2C a přijímá digitální video signál kompozitního standardu ITU656.
Část zpracování videa přijímá TI DSP TMS320DM6 3 k realizaci. Hlavní frekvence DM6? 3 může dosáhnout 600 MHz a existují dva 20bitové video porty. Video porty podporují digitální video rozhraní jako BT.656 a Y/C. DM6? 3 také integruje síť MAC pro realizaci přístupu k síti.
Rychlost vývoje výkonu hardwaru je vždy obtížné splnit potřeby softwaru. Ve stále komplexnějších aplikacích zpracování videa je DSP zodpovědný za komplexní úlohy zpracování videa a zdroje jsou velmi omezené. Proto se při návrhu tohoto systému používá FPGA k realizaci návrhu OSD, což může snížit zátěž DSP.
Část implementace OSD používá XC3S250E společnosti Xilinx. XC3S250E je FPGA řady Xilinx SPARTAN-3E s 250,000 XNUMX logickými hradly.
2. Implementace OSD
SAA7105 nemůže realizovat funkci OSD, ale je realizován XC3S250E. Hlavní řídicí čip DM6? 3 potřebuje pouze informovat FPGA o obsahu a poloze, která se má zobrazit, a konkrétní práci provádí FPGA. Logický blokový diagram OSD je zobrazen jako na obr.
OSD FPGA přijímá OSD data a řídící instrukce z DSP DM6 3 prostřednictvím EMIFA, přijímá video data přes DSP video port 1 a překrývá OSD informace o video datech a odesílá je do video kodéru SAA7105. Funkční moduly OSD jsou popsány následovně.
Datový port modulu pro dekódování adres je propojen s nízkými 32bitovými daty EMIFA DSP DM6 3 a přijímá data a řídicí informace odeslané DM6 3. Tyto datové a řídicí informace jsou původními 32bitovými daty odeslanými DM6 3. Modul dekódování adresy vloží přijatá data OSD, jako je obsah OSD, do interního FIFO FPGA ve 32bitovém datovém formátu. Řídicí informace se používají hlavně k ovládání OSD prostřednictvím sady řídicích registrů.
K DSP je přímo připojen také modul video rozhraní. Modul video rozhraní je připojen k video portu 2 DSP a ukládá data a řídicí informace z video portu DSP. Tyto řídicí informace jsou přímo přenášeny do vícekanálového řídicího modulu OSD a řídicí informace také přímo řídí video dekodér SAA7105.
Řídicí logika OSD vydává řídicí informace získané ze skupiny řídicích registrů do každého funkčního modulu OSD, aby se realizovala kontrola OSD. Skupina registrů je rozdělena hlavně na dvě části: jedna je asynchronní skupina registrů, která do OSD odesílá řídicí informace, jako je reset, povolení OSD a výběr šířky dat; druhá je skupina synchronních registrů, která ovládá hlavně informace o poloze OSD.
Dekódovací modul OSD odebírá data, která se mají zobrazit, z FIFO podle řídících informací řídicí logiky, a odesílá je do modulu OSD CLUT synchronizovaně s video daty. Data získaná z FIFO jsou původní 32bitová data DSP a data požadovaná modulem OSD CLUT jsou 8/16bitová, takže modul pro rozbalování OSD potřebuje rozbalit 32bitová data podle frekvence video port. 32bitová data jsou přenášena do modulu OSD CLUT o šířce 8/16.
Další funkcí modulu FIFO je přenos informací o stavu FIFO do modulu generátoru událostí DMA, například FIFO plný nebo FIFO prázdný. Generátor událostí DMA tyto události monitoruje a pokud k nim dojde, jsou odeslány do DM6? 3 v režimu přerušení, aby se dosáhlo správných operací čtení a zápisu do FIFO.
Modul OSD CLUT vyhledává odpovídající hodnotu YCbCr pro data každého pixelu přijatého z rozbalovacího modulu OSD a řídí výstupní sekvenci těchto dat OSD CLUT. Tento převodní vztah je přenášen DSP přes 24bitový datový port. Data modulu OSD CLUT jsou přímo přenášena do modulu vícekanálového ovladače OSD.
Vícekanálový řídicí modul OSD určuje výstupní video data podle řídicího bitu Alpha přijatého z modulu OSD CLUT. Pokud jsou aktuální informace OSD, tj. Řídicí bit Alpha, platné, odesílá data OSD do modulu pro převod dat. V opačném případě vydejte původní video data přijatá z modulu rozhraní videa, abyste mohli realizovat funkci OSD.
Výstup dat vícekanálovým řadičem OSD není přímo odesílán do video dekodéru, ale prostřednictvím modulu pro převod dat se podle konkrétních podmínek aplikace provádí potřebná konverze formátu dat. Z časování rozhraní SAA7105 je patrné, že když je SAA7105 konfigurován pro kompozitní video výstup, požadovaná data jsou data s jednou hodinovou hranou. V tuto chvíli modul pro převod dat nevykonává žádnou práci a data přijatá z vícekanálového řídicího modulu OSD jsou přenášena neporušená. Pro SAA7105; pokud je SAA7105 konfigurován ve výstupním režimu VGA nebo HDTV, jsou vyžadována data s dvojitou taktovací hranou. V tuto chvíli modul pro převod dat převádí data s jednou hodinovou hranou přijatá z řadiče OSD na data s dvojitou taktovací hranou a odesílá je do video dekodéru SAA7105.
Je vidět, že FPGA dokončila veškerou práci OSD. Chcete -li zobrazit obsah OSD, DM6? 3 stačí odeslat řídicí pokyny na FPGA přes port EMFIA. Tyto pokyny samozřejmě obsahují informace o obsahu a umístění OSD.
3. Ovládání OSD
OSD design implementovaný XC3S250E provádí zobrazení OSD na základě přijatého umístění OSD a informací o obsahu, bez jakýchkoli omezení obsahu zobrazeného OSD, což je velmi flexibilní a pohodlné. Následující příklad ukazuje zobrazení čínského znaku OSD pro ilustraci ovládání OSD.
Aby se čínské znaky zobrazovaly správně, musí být vstupní kód interního čínského znaku převeden na odpovídající kód umístění. Pro tuto funkci používáme funkci Uint32 Code_Converse (unsigned char *CodeNPointer), jejíž vstup je ukazatel, který ukazuje na čínský znak, který má být převeden. Návratová hodnota je kód polohy odpovídající čínskému znaku. Zobrazení OSD je realizováno funkcí OSDHZ? Isplay:
zrušit OSDHZ_ Zobrazit {
Uint8 *pFrame
Rozteč Uint32
OSDUTIL_Point* místo
Uint32 CodeQ
OSDHZ? Ont *písmo
Uint8 fgBarva
Uint8 bgBarva
}
Mezi nimi je Uint8 *pFrame vyrovnávací paměť pro výstup OSD; Rozteč Uint32 je hodnota pixelu zobrazená v každém řádku; OSDUTIL_Point *loc je pozice zobrazení prvního znaku; Uint32 CodeQ je předčíslí pro zobrazení čínských znaků; Písmo OSDHZ? Ont * je písmo používané k zobrazení čínských znaků; Uint8 fgColor zobrazuje barvu popředí čínských znaků; Uint8 bgColor zobrazuje barvu pozadí čínských znaků.
Pokud tedy potřebujete zobrazit čínské znaky, stačí pouze převést čínské znaky na potřebný kódový systém a poté převést převedený kód oblasti do OSD FPGA. K zobrazení čínských znaků je samozřejmě knihovna čínských znaků nepostradatelná.
Náš další produkt:
