Návrh čipů je jednou z rozvojových priorit každé země a rozšíření čínského průmyslu designu čipů pomůže snížit závislost mé země na zahraničních čipech. V předchozích článcích redaktor jednou představil dopředný a zpětný tok designu čipů a vyhlídky designu čipů. V tomto článku vám editor představí kapitolu o skutečném návrhu čipu - optimalizaci a realizaci spotřeby energie hodinového stromu v designu RFID čipu.
1 Přehled
UHF RFID je UHF vysokofrekvenční identifikační čip čipu. Čip přijímá pasivní režim napájení: po přijetí nosné energie generuje RF front-end jednotka napájecí signál Vdd, který napájí celý čip. Kvůli omezením napájecího systému nemůže čip generovat velký proudový pohon, takže konstrukce s nízkou spotřebou energie se stala velkým průlomem v procesu vývoje čipu. Aby část digitálního obvodu produkovala co nejmenší spotřebu energie, je v procesu návrhu digitálního logického obvodu kromě zjednodušení struktury systému (jednoduché funkce, obsahuje pouze kódovací modul, dekódovací modul, modul generování náhodných čísel, hodiny , resetovací modul, řídicí jednotka paměti Stejně jako celkový řídicí modul) je v konstrukci některých obvodů převzat návrh asynchronního obvodu. V tomto procesu jsme viděli, že protože strom hodin spotřebovává velkou část spotřeby energie digitální logiky (asi 30% nebo více), snížení spotřeby energie stromu hodin se také stalo snížením spotřeby energie digitální logika a síla celého čipu značky. Důležitý krok pro spotřebu.
2 Složení energie čipu a metody ke snížení spotřeby energie
2.1 Složení spotřeby energie
Obrázek 1 Složení spotřeby energie čipu
Dynamická spotřeba energie zahrnuje hlavně krátkodobou spotřebu energie a převrácenou spotřebu energie, což jsou hlavní součásti spotřeby energie této konstrukce. Zkratová spotřeba energie je interní spotřeba energie, která je způsobena okamžitým zkratem způsobeným P trubicí a N trubicí zapnutou v určitém okamžiku v zařízení. Spotřeba energie obratu je způsobena nabíjením a vybíjením zátěžové kapacity na výstupu zařízení CMOS. Spotřeba únikové energie zahrnuje hlavně spotřebu energie způsobenou podprahovým únikem a únikem brány.
Dnes jsou dva nejdůležitější zdroje spotřeby energie: přeměna kapacity a únik podprahové hodnoty.
2.2 Hlavní metody snižování spotřeby energie
Obrázek 2 Hlavní metody snižování spotřeby energie čipu
2.2.1 Snižte napájecí napětí Vdd
Napěťový ostrov: Různé moduly používají různá napájecí napětí.
MulTI-level Voltage Scaling: Ve stejném modulu je více zdrojů napětí. Přepínejte mezi těmito zdroji napětí podle různých aplikací.
Dynamické škálování frekvence napětí: Vylepšená verze „víceúrovňového nastavení napětí“, která dynamicky upravuje napětí podle pracovní frekvence každého modulu.
AdapTIve Voltage Scaling: Vylepšená verze DVFS, která využívá zpětnovazební obvod, který dokáže monitorovat chování obvodu a adaptivně upravovat napětí.
Podprahový obvod (design je obtížnější a stále zůstává v rozsahu akademického výzkumu)
2.2.2 Snižte frekvenci f a rychlost obratu A
Optimalizace kódu (extrakce běžných faktorů, opětovné použití zdrojů, izolace operandů, sériová práce ke snížení špičkové spotřeby energie atd.)
Vratové hodiny
Vícehodinová strategie
2.2.3 Snižte zátěžovou kapacitu (CL) a velikost tranzistoru (Wmos)
Snižte postupné jednotky
Plocha třísek a zmenšení měřítka
Aktualizace procesu
2.2.4 Snižte svodový proud Slabý
Řídicí prahové napětí (prahové napětí) (prahové napětí ↑ svodový proud ↓ při použití MTCMOS, VTCMOS, DTCMOS)
Ovládejte hradlové napětí (hradlové napětí) (řízením napětí hradlového zdroje pro řízení svodového proudu)
Transistor Stack (připojte nadbytečné tranzistory do série, zvyšte odpor a snižte svodový proud)
Automatický napájecí zdroj (Power gaTIng nebo PSO) (pokud modul nefunguje, vypněte napájení, abyste účinně snížili svodový proud)
3 Optimalizace spotřeby energie hodinového stromu v čipu RFID
Když čip pracuje, je velká část spotřeby energie způsobena obratem hodinové sítě. Pokud je hodinová síť velká, ztráta energie způsobená touto částí bude velmi velká. Z mnoha technologií s nízkou spotřebou energie mají hradlové hodiny nejsilnější omezující účinek na flipovou spotřebu energie a interní spotřebu energie. V tomto provedení kombinace víceúrovňové technologie hradlových hodin a speciální strategie optimalizace stromů hodin šetří velkou část spotřeby energie. Tento projekt používal v logickém návrhu řadu optimalizačních strategií pro spotřebu energie a vyzkoušel některé metody v back-end syntéze a fyzickém designu. Prostřednictvím několika optimalizací a iterací energie na přední a zadní straně byl nalezen design logického kódu a minimální spotřeba energie Integrovaný přístup.
4.1 Ručně přidejte hodinové hradlo ve fázi RTL
Obrázek 3 Schematický diagram hradlových hodin
modul data_reg (En, Data, clk, out)
vstup En, clk;
vstup [7: 0] Data;
výstup [7: 0] ven;
always @ (posedge clk)
if (En) out = Data;
endmodulu
Účel této fáze je hlavně dvojí: Prvním je přidání hradlové hodinové jednotky pro řízení rychlosti obratu a rozumnější snížení dynamické spotřeby energie podle pravděpodobnosti obratu hodin každého modulu. Druhým je co nejvíce vytvořit hodinovou síť s vyváženou strukturou. Je možné zaručit, že ve fázi syntézy stromu hodin typu back-end lze přidat některé vyrovnávací paměti hodin, aby se snížila spotřeba energie. Jednotku ICG (Integrated Gating) v knihovně slévárenských buněk lze přímo použít při návrhu skutečného kódu.
4.2 Nástroje ve fázi syntézy se vkládají do integrované brány
Obrázek 4 Vkládání časovaných hodin během logické syntézy
# Nastavte možnosti hradlování hodin, výchozí nastavení max_fanout je neomezené
set_clock_gating_style -sequential_cell západka \
-positive_edge_logic {integrované} \
-kontrolní_bod před \
-signal_signal scan_enable
# Vytvořte vyváženější strom hodin vložením „vždy povolených“ ICG
nastavit power_cg_all_registers true
nastavit true_remove_redundant_clock_gates
read_db design.gtech.db
current_design nahoru
https://trials.autocruitment.com
zdrojový design.cstr.tcl
# Vložte hradlovou bránu
insert_clock_gating
sestavit
#Vytvořte zprávu o vloženém hodinovém hradlování
report_clock_gating
Účelem této fáze je použít integrovaný nástroj (DC) k automatickému vložení hradlované jednotky za účelem dalšího snížení spotřeby energie.
Je třeba poznamenat, že nastavení parametrů pro vložení ICG, jako je maximální fanout (čím větší fanout, tím větší úspora energie, vyváženější fanout, tím menší zkosení, v závislosti na designu, jak je znázorněno na obrázku), a nastavení parametru minimum_bitwidth Kromě toho je nutné vložit normálně otevřený ICG pro složitější řídicí struktury brány, aby byla struktura hodinové sítě vyváženější.
4.3 Optimalizace spotřeby energie ve fázi syntézy hodinového stromu
Obrázek 5 Porovnání dvou hodinových stromových struktur (a): víceúrovňový typ hloubky; (b): nízkoúrovňový plochý typ
Nejprve představte vliv komplexních parametrů hodinového stromu na strukturu hodinového stromu:
Zkosení: Zkosení hodin, celkový cíl stromu hodin.
Zpoždění vložení (Latence): Celkové zpoždění hodinové cesty, které se používá k omezení nárůstu počtu úrovní hodinového stromu.
Max taranstion: Maximální doba převodu omezuje počet vyrovnávacích pamětí, které mohou být řízeny vyrovnávací pamětí první úrovně.
Max Capacitance Max Fanout: Maximální zátěžová kapacita a maximální fanout omezují počet vyrovnávacích pamětí, které mohou být poháněny vyrovnávací pamětí první úrovně.
Konečným cílem syntézy hodinového stromu v obecném designu je snížit zkosení hodin. Zvýšení počtu úrovní a snížení každé úrovně fanout investuje více vyrovnávacích pamětí a přesněji vyvažuje latenci každé hodinové cesty, aby se dosáhlo menší zkosení. Ale pro design s nízkým výkonem, zvláště když je frekvence hodin nízká, nejsou požadavky na časování příliš vysoké, takže se doufá, že lze zmenšit měřítko hodinového stromu, aby se snížila spotřeba dynamického spínacího výkonu způsobeného stromem hodin. Jak je znázorněno na obrázku, zmenšením počtu úrovní stromu hodin a zvýšením fanoutu lze velikost stromu hodin efektivně zmenšit. Kvůli snížení počtu vyrovnávacích pamětí však hodinový strom s menším počtem úrovní než víceúrovňový hodinový strom Stačí zhruba vyrovnat latenci každé hodinové cesty a získat větší zkosení. Je vidět, že s cílem zmenšit měřítko hodinového stromu je syntéza hodinového stromu s nízkým výkonem na úkor zvýšení určitého zkosení.
Konkrétně pro tento RFID čip používáme proces TSMC 0.18um CMOS LOGIC / MS / RF a taktovací frekvence je pouze 1.92M, což je velmi nízká. V tomto okamžiku, kdy se hodiny používají pro syntézu hodinového stromu, se dolní hodiny používají ke zmenšení měřítka hodinového stromu. Syntéza hodinového stromu spotřeby energie nastavuje hlavně omezení zkosení, latence a tranzitu. Protože omezení fanoutu zvýší počet úrovní hodinových stromů a zvýší spotřebu energie, není tato hodnota nastavena. Výchozí hodnota v knihovně. V praxi jsme použili 9 různých omezení stromu hodin a omezení a komplexní výsledky jsou uvedeny v tabulce 1.
Závěr 5
Jak ukazuje tabulka 1, obecným trendem je, že čím větší je cílové zkosení, tím menší je konečná velikost stromu hodin, tím menší je počet vyrovnávacích pamětí stromu hodin a tím menší je odpovídající dynamická a statická spotřeba energie. Tím uložíte strom hodin. Účel spotřeby. Je vidět, že když je cílové zkosení větší než 10 ns, spotřeba energie se v zásadě nemění, ale velká hodnota zkosení způsobí zhoršení časování zadržení a zvýší počet vložených vyrovnávacích pamětí při opravě časování, takže měl by být učiněn kompromis. Z grafu Strategie 5 a Strategie 6 jsou upřednostňovaná řešení. Kromě toho, když je vybráno optimální nastavení zkosení, můžete také vidět, že čím větší je maximální hodnota přechodu, tím nižší je konečná spotřeba energie. To lze chápat jako čím delší je doba přechodu hodinového signálu, tím menší je požadovaná energie. Kromě toho lze nastavení omezení latence co nejvíce zvětšit a jeho hodnota má malý vliv na konečný výsledek spotřeby energie.
Náš další produkt:
